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信号完整性分析第一次作业

韦某某 ***97

实验一 研究过冲随时钟信号上升沿的变化规律

实验要求

使用Hyperlynx软件研究过冲随时钟信号上升沿的变化规律，要求：

PCB板上6in长、线宽8mil、无端接传输线；

时钟频率50MHz、上升沿从5ns-50ps变化。

实验电路

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图1 实验电路图

实验参数

驱动器、接收器：CMOS，5V，FAST。

传输线：6in长，8mil线宽，无端接的stackup类型。

时钟信号：频率50MHz，幅值5V，上升沿时间从5ns~50ps变化。

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图2 修改驱动器上升时间

实验结果

上升沿时间为5ns时：

上升沿时间为4ns时：

上升沿时间为3ns时：

上升沿时间为2ns时：

上升沿时间为1ns时：

内容过长，仅展示头部和尾部部分文字预览，全文请查看图片预览。 动器、接收器：CMOS，5V，FAST。

传输线：无损耗的50ohm传输线。

时钟信号：频率50MHz，幅值5V。

源端串联端接电阻：0~200ohm变化，取值6次。

实验结果

源端串联端接电阻阻值为0Ohm时：

源端串联端接电阻阻值为10Ohm时：

源端串联端接电阻阻值为20Ohm时：

源端串联端接电阻阻值为40Ohm时：

源端串联端接电阻阻值为80Ohm时：

源端串联端接电阻阻值为160Ohm时：

实验结论

通过以上实验结果可以看出，随着电阻值的增大，振铃信号的幅值逐渐减小。在阻值约为40时，输出信号与输入信号的波形基本相同。但是当阻值继续增大时，信号波形发生严重变形。检查参数发现为时钟上升沿时间过长，减小上升沿时间后，波形回归正常。

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