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中央处理单元CPU
中央处理单元组成:运算器、控制器、寄存器组和内部总线组成。
中央处理单元功能:实现程序控制、操作控制、时间控制、数据处理功能。
运算器组成:由算术逻辑单元ALU(实现对数据的算术和逻辑运算)、累加寄存器AC(运算结果或源操作数的存放区)、数据缓冲寄存器DR(暂时存放内存的指令或数据)、和状态条件寄存器PSW(保存指令运行结果的条件码内容,如溢出标志等)组成。
运算器功能:执行所有的算术运算,如加减乘除等;执行所有的逻辑运算并进行逻辑测试,如与、或、非、比较等。
控制器组成:由指令寄存器IR(暂存CPU执行指令)、程序计数器PC(存放指令执行地址)、地址寄存器AR(保存当前CPU所访问的内存地址)、指令译码器ID(分析指令操作码)等组成。
控制器功能:控制整个CPU的工作,最为重要,包括程序控制、时序控制等。
浮点数表示
浮点数:N=F*2E, E为阶码,F称尾数,阶码为带符号的纯整数,尾数为带符号的纯小数,要注意符号占最高位(正数0负数1)
表示格式:
阶符
阶码
数符
尾数
浮点数所能表示的数值范围由阶码确定,所表示的数值精度由尾数确定。
尾数的表示采用规格化方法,也即带符号尾数的补码必须为1.0xxxx(负数)或者0.1xxx(负数),其中x可为0或1.
算术运算和逻辑运算
逻辑与&:0和1相与,只要有一个为0结果就为0 ,两个都为1 才为1.
0
1
0
0
0
1
0
1
逻辑或|:0和1相或,只要有一个为1结果就为1,两个都为0才为0.
0
0
0
0
0
1
1
1
校验码
码距:就单个编码A:00而言,其码距为1,因为其只需要改变一位就变成另一个编码。在两个编码中,从A码到B码转换所需要改变的位数称为码距,如A:00要转换为B:11,码距为2。一般来说,码距越大,越利于纠错和检错。
海明校验码
海明码:设数据位是n位,校验位是k位,则n和k必须满足以下关系:2k-1>=n+k
计算机体系结构分类
Flynn分类法
体系结构类型
结构
关键特性
代表
单指令流单数据流SISD
控制部分:一个
处理器:一个
主存模块:一个
单处理器系统
单指令流多数据流SIMD
控制部分:一个
处理器:多个
主存模块:多个
各处理器以异步的形式执行同一条指令 内容过长,仅展示头部和尾部部分文字预览,全文请查看图片预览。
存储系统
计算机存储系统的层次结构:如图:
计算机采用分级存储体系的主要目的是为了解决存储容量、成本和速度之间的矛盾问题。
两级存储:Cache—主存、主存—辅存(虚拟存储体系)
局部性原理;总的来说,在CPU运行时,所访问的数据会趋向于一个较小的局部空间地址,包括下面两个方面:
时间性局部性原理:如果一个数据项正在被访问,那么在近期它很可能会被再次访问,即在相邻的时间里会访问同一个数据项。
控件局部性原理:在最近的将来会用到的数据的地址和现在正在被访问的数据地址很可能是相近的,即相邻的空间地址会被连续访问。
高速缓存Cache
高速缓存Cache用来存储当前最活跃的程序和数据,直接与CPU交互,位于CPU和主存之间,容量小,速度为内存的5-10倍,由半导体材料构成。其内容是主存内存的副本拷贝,对于程序员来说是透明的。
Cache由控制部分和存储器组成,存储器存储数据,控制部分判断CPU要访问的数据是否在Cache中,在则命中,不在则依据一定的算法从主存中替换。
地址映射:早CPU工作时,送出的是主存单元的地址,而应从Cache存储器中读/写信息。这就需要将主存地址转换为Cache存储器地址,这种地址的转换称为地址映像,由硬件自动完成映射,分为下列三种方法:
系统可靠性分析
平均无故障时间MTTF=1/失效率
平均故障修复时间MTTF=1/修复率
平均故障间隔时间MTBF=MTTF+MTTR
系统可用性=MTTF/(MTTF+MTTR)*100%
串联系统,一个设备不可靠,整个系统崩溃:R=R1×R2×…×Rn
并联系统,所有设备都不可靠,整个系统才崩溃:R=1-(1-R1)×(1-R2)×…×(1-Rn)
总线结构
从广义上讲,任何连接两个以上电子元器件的导线都可以称为总线,通常分为以下三类:
内部总线:内部芯片级别的总线,芯片与处理器之间的通信总线。
系统总线:是板级总线,用于计算机内各部分之间的连接,具体分为数据总线(并行数据传输位数)、地址总线(系统可管理的内存空间的大小)、控制总线(传送控制命令)。代表的有ISA总线、PCI总线。
外部总线:设备一级的总线,微机和外部设备的总线。代表的有RS232(串行总线)、SCSI(并行总线)、USB(通用串行总线,即插即用,支持热插拔)。
1B=8b B:字节b:位
K:1024 k:1000
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