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学部/院

智能与计算学部

年级

2020

班级

软工1班



姓名

叶某某

学号

***93

实验日期

2022.4.15





实验项目名称 实验一——多数表决器的设计与实现

一. 实验目的

1. 掌握基于 Vivado 的数字逻辑电路设计流程；

2. 熟练使用 SystemVerilog HDL 的行为建模方法对组合逻辑电路进行描述；

3. 熟练使用 SystemVerilog HDL 的结构建模方法对组合逻辑电路进行描述；

4. 掌握基于远程 FPGA 硬件云平台对数字逻辑电路进行功能验证的流程。

二. 实验内容

假如有五个举重裁判，举重选手完成比赛以后，当有多数裁判认定成功时，

则成功；否则失败。本次实验请设计此举重裁决电路，即一个 5 输入的多数表决5输入

多数表决器。该电路的顶层模块如图 1-3 所示，输入/输出端口如表 1-3 所示。使用拨动

开关来模拟裁判的裁定，使用 LED 灯来显示是否成功。

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5 输入多数表决器电路的真值表 内容过长，仅展示头部和尾部部分文字预览，全文请查看图片预览。 （注：步骤不用写工具的操作步骤，而是设计步骤）

1. 写出74LS138和74LS139的行为建模的SystemVerilog HDL代码。

74LS138

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74LS139

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2. 给出基于74LS138和74LS139的5输入多数表决器的设计方案，画出原理图（采用Visio画图）

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3. 写出5输入多数表决器的结构化建模的SystemVerilog HDL代码。

4. 给出基于行为建模的5输入多数表决的SystemVerilog HDL代码。

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四．仿真与实验结果（注：仿真需要给出波形图截图，截图要清晰，如果波形过长，可以分段截取；实验结果为远程FPGA硬件云平台的截图）

注：远程FPGA硬件云平台截图只需要一个测试激励即可

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五．实验中遇到的问题和解决办法

六．附加题（若实验指导书无要求，则无需回答）

1. 只采用74LS138译码器和一些基本逻辑门，是否也可以完成5输入多数表决器的设计？如果可以，请画出原理图。

教师签字：

年 月 日

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