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课程设计任务书

题目：数字秒表的设计

时间： 年 月 日—— 年 月 日

设计的说明：

本设计需要首先要知道秒表的工作原理，秒表由于其计时精确，分辨率高（0.01秒），所以整个秒表的工作时钟是在100Hz的时钟信号下完成。当秒表的计时小于1 个小时时，显示的格式是mm-ss-xx（mm表示分钟：0～59；ss表示秒：0～59；xx表示百分之一秒：0～99），当秒表的计时大于或等于一个小时时，显示的和多功能时钟是一样的，就是hh-mm-ss（hh表示小时：0～99），由于秒表的功能和钟表有所不同，所以秒表的hh表示的范围不是0～23，而是0～99，这也是和时钟不一样的地方。在设计秒表的时候，时钟的选择为100Hz。变量的选择：因为xx（0.01秒）和hh（小时）表示的范围都是0～99，所以用两个4为二进制码（BCD 码）表示；而ss（秒钟）和mm（分钟）表示的范围是0～59，所以用一个3位的二进制码和一个4位的二进制码（BCD）码表示。显示的时候要注意的问题就是小时的判断，如果小时是00，则显示格式为mm-ss-xx，如果小时不为00，则显示hh-mm-ss。

设计的任务和要求：

1、要求设计的数字秒表从00-00-00开始计秒。直到按下停止按键（按键开关S2）。数码管停止计秒。按下开始按键（按键开关S1），数码管继续进行计秒。按下复位按键（按键开关S3）秒表从00-00-00重新开始计秒。

2、本设计选择系统时钟模块的1KHz信号，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。

3、要求编写的VHDL程序，并对程序进行编译并仿真，同时对程序的错误进行修改，直到完全通过编译和仿真。

4、要求对整体电路进行仿真，提供仿真波形图，并分析结果

5、硬件测试结果用照片的形式记录下来。

提高部分：在此设计的基础上试用增加其它功能，采用其它方法编写VHDL程序。

指导教师： 学生：

日期：

3、数字钟系统总体设计方案

3.1??数字钟的构成?

该数字钟系统构成主要包括分频程序模块、时分秒计数模块、处理器及外设模块三个模块，其总体结构框图如图1所示



图1总体结构框图

3.2??数字钟的工作原理?

数字钟电路的基本结构由两个60进制计数器和一个24进制计数器组成，分别对秒、分、小时进行计时，当计时到23时59分59秒时，再来一个计数脉冲，则计数器清零，重新开始计时。秒计数器的计数时钟CLK为1Hz的标准信号，可以由晶振产生的50MHz信号通过分频得到。当数字钟处于计时状态时，秒计数器的进位输出信号作为分钟计数器的计数信号，分钟计数器的进位输出信号又作为小时计数器的计数信号，每一秒钟发出一个中断给CPU，CPU采用NIOS，它响应中断，并读出小时、分、秒等信息。CPU对读出的数据译码，使之动态显示在数码管上。

4、单元模块电路设计

4.1分频模块电路设计与实现?

分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。本文设计的分频器是利用VHDL硬件描述语言，通过QuartusⅡ 内容过长，仅展示头部和尾部部分文字预览，全文请查看图片预览。 INTERRUPT);

}

INT MAIN(VOID)

{ INIT_PIO();

WHILE (1)

{;}

RETURN 0;

}

参考文献：

[1] 周某某，SOPC嵌入式系统基础教程，北京航空航天大学出版社，2008.4

[2] 周某某，SOPC嵌入式系统实验教程，北京航空航天大学出版社，2006.7

[3] 张某某，FPGA与SOPC设计教程—DE实践，西安电子科技大学出版社，2007

[4] 潘某某 黄某某，EDA技术实用教程，科学出版社，2006.8

[5] 华*_**，FPGA应用开发入门与典型实例，人民邮电出版社，2008.6

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